写Verilog时，逻辑门总是不按预期工作？
在数字电路设计中，用Verilog描述基本逻辑门看似简单，但实际编码时经常遇到仿真结果和预期不符的情况。比如你写了一个“与门”，输入都为高电平，输出却还是低电平——这时候别急着怀疑工具，先看看是不是代码里藏着小陷阱。
信号类型搞混了：wire还是reg？
最常见的问题是把wire和reg用错了地方。组合逻辑的输出应该用wire，除非你在always块里赋值，否则别用reg。比如下面这个错误写法：
module and_gate_wrong(input a, b, output reg y); // 错了！没在always块里，不能声明reg
assign y = a & b;
endmodule虽然语法能通过，但语义混乱。正确的写法应该是：
module and_gate_correct(input a, b, output y);
assign y = a & b;
endmodule忘记加括号，优先级踩坑
Verilog里的操作符有优先级，但别靠记忆去拼。比如你要实现 (a & b) | c，如果写成 a & b | c，看起来没问题，但如果后面加了其他操作，就容易出错。建议所有复合表达式都加括号，省得背规则。
有一次我调试一个异或门电路，明明输入不同，输出却一直是0，最后发现是表达式写成了 a & ~b | ~a & b，漏了括号，导致运算顺序乱了。改成 (a & ~b) | (~a & b) 就正常了。
敏感列表写不全，仿真跑飞
用always块做组合逻辑时，敏感列表必须包含所有输入信号。比如你写：
always @(a) begin
y = a ^ b;
end看起来像是异或门，但b变了不会触发这个块，仿真结果就会滞后甚至错误。应该写成：
always @(a or b) begin
y = a ^ b;
end或者直接用星号：@(*)，让编译器自动推导，更省心。
多个驱动源冲突，信号变x
在同一个模块里，千万别让两个assign语句同时驱动同一个wire。比如：
assign y = a & b;
assign y = c | d;这样综合后y会变成高阻态或x态，仿真时一眼就能看出来报错。检查模块内部有没有重复命名的输出，尤其是复制粘贴代码时容易忽略。
测试平台没写对，白忙一场
有时候不是设计有问题，而是testbench写得不对。比如你给输入信号赋值太晚，或者没初始化，导致前几个时间单位看到的是未知态。建议测试代码开头加上：
initial begin
a = 0; b = 0;
#10 a = 1;
#10 b = 1;
#10 $finish;
end这样一步步推进，波形清晰，问题好定位。
逻辑门虽小，但它是整个数字系统的基础。写Verilog别图快，每行代码都要清楚它综合出来是什么电路。多看波形图，多查编译警告，很多问题其实在提示里早就说了。”}